Личные данные скрыты

Ростислав Мельник
Trainee/Junior Digital Design Engineer (FPGA / ASIC)
Мої контакти та основні дані:
• [открыть контакты](см. выше в блоке «контактная информация»)
• Номер телефону: [открыть контакты](см. выше в блоке «контактная информация»)
• 19 років
• Київ

Профіль
Студент другого курсу Національного технічного університету України
«Київський політехнічний інститут імені Ігоря Сікорського» (спеціальність
«Мікро- та наносистемна техніка»). Цікавлюся проєктуванням цифрових
інтегральних схем (Digital IC Design), розробкою FPGA та ASIC. Наразі вивчаю
SystemVerilog та цифровий дизайн за підручником Гаррісів (Harris & Harris).
Маю практичний досвід у симуляції, розробці RTL, написанні тестових стендів
(testbenches), синтезі та аналізі часових діаграм (waveforms). Маю сильну
аналітичну базу з математики та фізики, а також велике бажання навчатися.
English B1+ (improving).
Освіта
2024–2028 Студент (Бакалавр), Національний технічний університет України
«Київський політехнічний інститут імені Ігоря Сікорського», Київ
Факультет електроніки.
Спеціальність: 176 Мікро- та наносистемна техніка.

Технічні навички

• SystemVerilog, Verilog (основи RTL)
• Комбінаційна логіка, мультиплексори, суматори, буфери з трьома станами
• Розробка testbenches та функціональна верифікація
• Verilator, Yosys, Netlistsvg, Surfer
• LTspice, EveryCircuit
 • C (базовий рівень)
• Цифрова електроніка, основи CMOS/MOSFET -транзисторів
• Git (базовий рівень), VS Code, термінал macOS/Linux

Проєкти

• Проєктування та симуляція CMOS -логіки в EveryCircuit (AND, OR, NOR,
XOR, Majority, Minority, Transmission Gate).

• Проєкти на SystemVerilog: мультиплексори 2:1 та 4:1, ієрархічні
мультиплексори, повний суматор (Full Adder), буфер з трьома станами (Tri-state
Buffer).

• Написання тестбенчів із самоперевіркою (self-checking testbenches), генерація
часових діаграм VCD, аналіз часових характеристик у Surfer.

• Синтез RTL за допомогою Yosys та візуалізація апаратного забезпечення за
допомогою Netlistsvg.

Додаткова інформація
Інтереси
Захоплююсь автоперегонами та сімрейсингом (sim racing). Маю
особливий інтерес до застосування своїх інженерних навичок у
сфері Automotive, а також у розробці спеціалізованого апаратного
забезпечення для гоночних симуляторів.