Владислав

Резюме
(на момент 10.07.25)

Бутко Владислав Олексійович
 About me
●​ Дата народження:

07.08.2003

●​ Місце проживання:

м. Запоріжжя

●​ Маю освіту:

бакалавр,
спец. 123 (Комп’ютерна інженерія),
Національний Університет “Запорізька Політехніка” (ЗНТУ, машинка)

●​ Здобуваю освіту (кінець навчання: 30.02.26):

магістр, спец. 123, ЗНТУ

●​ Досвід (вакансія FPGA engineer):

2 місяця

●​ Контакти:

тел. [відкрити контакти](див. вище в блоці «контактна інформація»)
e-mail: [відкрити контакти](див. вище в блоці «контактна інформація»)
Telegram: @Vladyslav_Butko_bvo
LinkedIn
Github
 Brief
●​ Працював з Intel/Xilinx FPGA в середовищах Quartus Prime та Vivado.
●​ Знаю мови Verilog та VHDL.
●​ Вмію створювати constraints для FPGA проєкта.
●​ Знаю архітектуру FPGA.
●​ Володію HLS інструментами для генерації HDL: Vitis HLS, Intel HLS, HDL Coder.
●​ Знання MATLAB/Simulink.
●​ Паралельні обчислення на FPGA.
●​ Досліджував способи оптимізації FPGA проєктів по ресурсам.
●​ Маю досвід вирішення помилок етапу синтеза HDL.
●​ Вмію вирішувати проблему Clock Domain Crossing для FPGA проєктів.
●​ Програмування STM/AVR на C/Assembler.
●​ Вмію проєктувати цифрові схеми на Gate-level в Multisim та на Component-level в
Proteus.
●​ Початкові знання в аналоговій схемотехніці та радіочастотному інжинірингу.
 Details
●​ Працював з Intel/Xilinx FPGA: Cyclone 10 LP, Cyclone V, Cyclone III, Kintex 7. Тому, є
досвід роботи з середовищами: Quartus II, Quartus Prime, Vivado та Active-HDL.
●​ Ґрунтовно вивчав HDL мову Verilog, в меншому ступені володію VHDL (приклад).
●​ Працював з FPGA Cyclone III на відлагоджувальній платі Terasic DE0.
●​ Маю досвід опису обмежень FPGA проєкта (Pin Constraints, Timing Constraints).
●​ Ґрунтовно вивчав архітектуру FPGA на прикладі Intel FPGA Cyclone V (режими
роботи логічних блоків, архітектура LUT, поняття та призначення конфігураційних
мультиплексорів/комірок пам’яті).
●​ Вивчав та порівнював способи (власна Scopus стаття) прискорення створення
FPGA/HDL проєктів за допомогою HLS (High-Level Synthesis) інструментів. Зокрема,
маю досвід роботи з HLS інструментами:
○​ Vitis HLS: для генерації HDL на основі С++;
○​ Intel HLS: для генерації HDL на основі Data Parallel С++ (мова для
гетерогенних систем) (власна неопублікована стаття CMIS на англ.);
○​ HDL Coder: для генерації HDL на основі мови MATLAB.
●​ Є комерційний досвід реверс-інжинірингу вже готового FPGA проєкта (8617 (35%)
логічних елементів Cyclone 10 LP), в сфері спектрального аналізу, та створення на
його основі Simulink моделі (із функцій на мові MATLAB).
●​ Можу створювати FPGA проєкти на основі математичної моделі (формули, рівняння
або системи рівнянь) або програмної реалізації.
●​ Є досвід роботи з паралельними обчисленнями на FPGA (мій найбільший власний
FPGA проєкт містить 380 рядків Verilog).
●​ Досліджував способи оптимізації FPGA проєктів по кількості використаних ресурсів
за рахунок використання різних рівнів абстракції (стилів) HDL опису на прикладі
комбінаційних схем (доповідав на конференції КІСМ-2023) та контролера
світлофором (приклад).
●​ Є досвід виявлення та виправлення функціональних (або системних) порушень в
FPGA проєкті, які можуть виникнути на етапі синтезу HDL. Для виявлення таких
порушень саме в Intel FPGA проєктах, спеціально було досліджено не стандартний
порядок пост-синтезної симуляції в Quartus.
●​ Є досвід вирішення проблеми FPGA Hell. Найбільш складної проблеми, що виникає
на етапі відлагодження запрограмованого FPGA проєкту та полягає у невідповідності
результатів програмної симуляції проєкта та поведінки проєкта після його
програмування (поведінки в реальному світі). Зазвичай, для вирішення цієї
проблеми застосовуються знання з виправлення функціональних порушень.
●​ Є досвід вирішення двох найбільш розповсюджених помилок при компіляції Intel
FPGA проєктів в Quartus. Зокрема, розроблено два HDL шаблони, використовуючи
які вдається їх уникнути. Один із шаблонів дозволяє на будь-якій FPGA реалізувати
так званий DET тригер (Double Edge Triggered Flip-Flop). Тригер, що реагує
одночасно на передній та задній фронти синхросигналу. Потенційно, за допомогою
цих тригерів можна прискорити роботи FPGA проєкта до двох разів, реагуючи
одночасно на обидва фронти синхросигнала.
●​ Є досвід вирішення проблеми гонок сигналів (або проблеми CDC, Clock Domain
Crossing) шляхом застосування HDL модуля “2-Flop synchroniser”.
●​ Є досвід програмування мікроконтролерів STM та AVR на мовах C/C++ та
Assembler.
●​ Є ґрунтовні знання в цифровій схемотехніці на рівні логічних схем. Зокрема, є
досвід створення таких схем на рівні вентилів (Gate-level) в Multisim.
●​ Є досвід проєктування цифрових схем на рівні електричних компонентів
(Component level) в Proteus.
●​ Досліджував способи оптимізації цифрових схем по кількості використаних
електричних компонентів, в результаті чого вдалось, як мінімум, в три рази
скоротити їх кількість при реалізації 2-бітного компаратора на CMOS транзисторах,
порівняно з реалізацією на вентильному рівні.
●​ Маю початкові знання в аналоговій схемотехніці та радіочастотному інжинірингу
(принципи роботи антен dipole/monopole).
●​ Є досвід програмування на мові С++. Найбільший проєкт: математичний парсер на
базі алгоритму зворотньої польської нотації.